创意电子宣布5000万门设计全芯片设计闭合中实现超3倍进度

全球电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS）今天宣布，台湾创意电子（GUC）成功完成一款65纳米高性能网络交换处理器的设计，具有5000万门级和400兆赫兹的运行速度。 创意电子使用Cadence® Encounter®数字实现系统设计出了大型、复杂的芯片，整体芯片设计时间实现了显著的缩短。

“我们利用Encounter数字实现系统成功完成了这一高性能、高门数的设计，巩固了创意电子管理大型复杂设计的领先地位，”创意电子副总裁石克强表示， “它同时也例证了Encounter数字实现系统提高生产效率的能力，这使得我们能在一周内完成全芯片设计闭合，而使用传统方法却需要一个月的时间。”

这些改进是通过Encounter数字实现系统一流的设计规划－装配、高度可预测的区块时序闭合流程，以及端到端多处理能力包括Superthreaded布线得以实现的。 另外，在这一层次化设计中通过采用自顶向下的时序预算编制和使用动态时序建模技术的虚拟扁平方法学，创意电子获得了良好的区块级实现质量，从而实现了一次迭代芯片集成成功。

该65纳米超高性能网络交换处理器能够在3GHz频率进行传输，并含有一个10Gigabit的附加单元接口（XAUI）,可实现高速互操作。 这一5000万门的设计被分割为18个区块，较大的分区有1200万门。 因为包含芯片级原型和预算/分割的周转时间（TAT）可在一天内完成，设计师们得以专注于解决设计问题，而不用再担心工具的运行时间。 较早完成的时序、面积和拥塞预估加上较低限度的用户干预，使创意电子得以更快、更容易预测的方式完成布局规划。

为了应对区块级实现中的七个工艺拐角和两种各不相同的约束模式，创意电子转向使用Encounter数字实现系统的高性能区块时序闭合流程。该流程使用流线型的软件架构能在端对端区块实现上获得运行时间缩短，同时又能满足苛刻的时序性能要求。 此外，创意电子还利用Cadence NanoRoute®Router的superthreading能力，大幅缩短了该设计的布线运行时间。 Encounter数字实现系统中的集成式Encounter时序系统签收能力，还在实现和签收间减少了迭代次数，带来了更容易预测的收敛。

“这一复杂芯片的成功出带，证实了Cadence致力于提供强大的解决方案、带来更快设计闭合的承诺，”Cadence实现产品研发部高级副总裁徐季平（Chi-Ping Hsu）表示， “增强的端到端多处理能力、集成的时序签收，已经帮助许多客户战胜了实现大型、高性能设计的复杂性。 创意电子的此次出带，是新的Encounter数字实现系统领先性能的见证。”
关于Cadence
Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务，来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究设施，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站 www.cadence.com。

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