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减少高精度DAC中的加电/断电毛刺脉冲

2015年11月30日17:13:18 本网站 我要评论(2)字号:T | T | T
关键字:电源 数字 

该篇将分析对象限定为一个DAC,其中的输出缓冲器在正常模式下被加电:零量程或中量程。文章将分析一下DAC输出在高阻抗模式中被加电的情况。同时提出一个针对加电毛刺脉冲的数学模型,随后给出一个尽可能减少此毛刺脉冲的电路板级解决方案。

 

这个分析与没有加电毛刺脉冲减少 (POGR) 电路的DAC有关。第一部分列出了影响加电毛刺脉冲的因素。当DAC在电源斜升期间加电至高阻抗模式时,这个加电毛刺脉冲也可被视为一个在DAC的电压输出 (VOUT) 引脚上逐步累积形成的瞬态电荷。这个电荷积聚是由电源引脚,通过芯片内部和外部的寄生电容,到VOUT 引脚的电容耦合造成的。需要注意的是,与加电毛刺脉冲相比(第一部分),这个毛刺脉冲本质上说是AC毛刺脉冲。因此,它的幅度取决于电源斜升时间。在大多数多电源芯片中,数字电源和基准引脚有一个到VOUT 引脚比较弱的寄生路径。因此,这些引脚不是造成加电/断电毛刺脉冲的主导原因。

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