设计与仿真：实现先进低功率多电压设计的自动化

作者：Synopsys产品营销部主管Larry Vivolo

Synopsys技术方案架构设计师Josefina Hobbs

对于电子行业的某些特定部门来说，低功率设计一直是一项设计中的考虑要素，但却不一定是设计中的一项限制因素。从发展历史来看，节能设计极少会牺牲功能性或性能。

传统上，在耗电与性能之间进行平衡属于一项战略决策，这项决策通常在设计阶段做出，并在零部件层面上得到实施。我们常见到，厂商在利用耗电与性能之间的这种折衷来实现一代产品与前一代产品或竞争产品之间的差别化。这种方式得以实现的原因在于，以前对于集成器件制造商（IDM）来说，为复杂器件提供低功率实现方案相对较为简单。对于集成器件制造商来说，低功率设计可以通过将自己设计团队的技能和经验进行结合而实现，而且，也许更为重要的是，是随着工艺节点的不断缩小而实现了功耗本质上的降低。

但是，随着180纳米节点以下每一个工艺节点的进一步缩小，半导体制造曾经能够达到的本质性功耗降低幅度一直在下降。特别是泄漏电流的问题已经大过了动态电流耗电量的问题，大部分原因在于运行在远远低于以前的电压下的晶体管器件的特性影响。

随着晶体管尺寸的继续缩小，集成更多数量晶体管的难度也持续加大。这导致已经几乎不可能为封装如此密集的晶体管提供足够的电流和热耗散。因此，放弃低功率设计方法成为一种几乎被摒弃的奢侈选择。

实现低功率设计目前已经成为半导体供应链中每一个人头脑中的焦点问题。有效的低功率设计要求设计团队、IP供应商以及工具和解决方案提供商之间展开协作。只有通过实施连贯一致的方法，并将这些方法运用在供应链赖以存在的整个工具领域，电子行业才能真正解决低功率设计所面临的不断增长的挑战。

低功率设计技巧

在泄漏/静态电流问题变得如此显著之前，IC设计者们就已经遇到并克服了与动态功耗相关的种种问题。动态功耗存在2个主要的组成部分，第1个部分是消耗在用于连接器件内所有单元的导线内的电流。信号从一个单元到另一个单元的传递要经过对互连线电容的充电和放电过程，而每一次电容充电都要求有一定数量的电流才能“切换”其逻辑值。这称为“切换功率”。给定互连线上发生的操作次数越多，就需要越多的切换功率，而且因此会消耗更多的动态功率。

动态功率消耗的第2个组成部分发生的门电路本身的内部。相对来说更容易理解，CMOS门电路在各个状态之间的开关操作次数越多，门电路所消耗的电流也就越多。这也是CMOS在其静态下效率的“回报”；只有在“开”和“关”之间进行转换时，才需要有电流流入CMOS门电路，这是因为在静态下，门电路晶体管中的一个总是处于非导通状态下。

而在逻辑转换过程中，门电路内的N型和P型晶体管均必须改变状态，从而有一小段时间，这2个晶体管均将导通。这意味着，在每次转换中的一小段时间内，供电轨与接地轨之间存在一条低阻抗通路，从而导致出现一个浪涌电流的流动。因此，逻辑转换的频率越高，浪涌电流的频率也越高，动态电流也越大。这样，这个门电路就成为动态功耗的“短路”元件。

在晶体管密度合理的器件内，晶体管运行在相对较低的时钟频率下，这种功率浪涌现象还是可以承受的。随着密度和频率被不断地推高，所存在的问题也就越来越大。

为了抑制这些浪涌现象，工程师们开始提倡采用复杂的时钟门电路开关方案，从而减少了不必要的门电路开关操作。随后又推出了更为优秀的频率缩放技巧，这种技巧可将时序频率与需求匹配起来；需求越大则时钟越快，从而将转换耗电保持在较低水平。这种方法开始仿效在元件层面上应用于传统的功率/性能折衷方法，理所当然地，下一步的发展是将相同的缩放方法应用于供电电压，获得甚至更大的节能效果。

控制静态功率

随着将动态功率的问题逐渐纳入控制范围内，静态功率的问题又出现了。静态功率问题出现在CMOS门电路晶体管中至少有一个晶体管应当处于“严格关断”而且不导通的时间段内。这个问题还围绕着与较小几何尺寸相关联的供电电压降低的问题。电压越低，驱动晶体管进入非导通状态的难度就越大，导致在不应当存在电流的时候出现了一个很小的电流；就是所谓的“泄漏”电流。这部分功率也称为“静态”功率，因为这是在门电路处于不转换的“稳定”状态下所发生的电流消耗。

这个问题的一个解决方法是提高晶体管开关操作的阈值电压。但是，这一解决方法的不利之处在于也会导致晶体管的开关操作变慢。另一种解决方案是在不需要的时候将这部分电流路径与设计方案中的较大组成部分的连接断开，将这些处于关闭状态下的组成部分的泄漏电流减少至零。但是，这种解决方案也存在缺点，典型的缺点包括存储器维持能力和“重启”用时。中间解决方案再次落到供电电压下，也就是在整个设计范围内实施不同的功率域。在性能允许时采用较低电压可以减少功耗，而在功耗不是极其重要时供应较高的电压以维持性能。对于绝大多数注重功耗的设计方案来说，都会采用一种将不同工作电压与功率域“选通控制”相结合的方法。这种“多电压配关断”的方法需要很高的设计成本，但为了创造低功率的器件，这个成本是必须支付的。

更进一步的方法是将多电压与关断和动态电压缩放结合起来，能够产生甚至更显著的节能效果。如今，为了满足功率方面的目标，设计人员必须运用各种先进的低功率设计技巧，其中包括功率选通、多电压和动态频率电压缩放（DVFS），迫使工程师创建和验证芯片的方法发生采取重大转变。但是，由于设计上的复杂度以及以前缺乏EDA自动化手段的原因，工程设计团队面临着手工分析和运用这些技巧的难题，而且也没把握在不影响性能的条件下满足功耗预算目标。

较近，英特尔公司宣布自己已经成功地制造出4核处理器，这种处理器集成了20亿个晶体管。而这种设计内含20亿个晶体管器件有可能成为标准，前提是对此类设计方案实施针对低功率运行进行优化时不会要求付出不经济合理的投入，这也正是电子设计自动化（EDA）行业所追求的目标。但是，在没有能够解决这种复杂设计方案低功率实施和验证的必要EDA工具的情况下，这个任务将彻底成为不可能完成的任务。

Synopsys的Eclypse低功率解决方案

低功率设计问题的传统解决方法严重依赖于工程师手工应用各种低功率设计技巧。而本套解决方案能够让这个过程实现自动化，方案结合了多种顶尖的EDA工具，并符合业内广泛认可的低功率标准。

Synopsys相信，统一功率格式（UPF）能够提供一条这种解决方案的实施路径。通过在自己的设计工具系列内添加对UPF的支持，Synopsys已经创造出业界第一款专门针对低功率多电压设计方法的综合设计环境，并提供了完整的工具流程，包括RTL设计、验证、RTL综合、测试、物理实现以及签核。图1所示为Synopsys Eclypse™低功率解决方案的关键组成部分。

图1. 整个Eclypse低功率解决方案均支持UPF。

UPF是一个HDL的扩展集，它让功率设计意图可以作为设计语义的一部分而得到理解。通过一些命令，诸如：create_power_domain、set_domain_supply_net、create_supply_net及connect_supply_net提供了适用于低功率设计方法的定义，描述了功率分布和信号隔离的策略，以及让设计团队能够设置功率要求和限制条件。

实施这些方法要求得到工具层面上的支持，对设计限制条件的意识，而且注重电压的验证方法。而Eclypse低功率解决方案满足了这些要求。

低功率设计验证

如上所述，多级电压域会在设计阶段造成很大的挑战，而这种方法的成效也必须进行验证以确认功能性以及避免代价高昂的重新设计。

现有验证解决方案无法满足全部功率模式下功能状态的验证，也不能满足对功率状态转换以及硬件控制时序的验证。如果一项多电压设计方案没有达到这种程度的可见度，而仅此一项无法预测的错误可能将器件驱动到一个未知的状态，导致死锁或诱发出不可预测的运行状态。

Synopsys的Multi-Voltage SIMulator（MVSIM）是Eclypse的一个集成组件，可以精确地仿真各类技巧运用，例如动态电压缩放、自适应电压缩放、功率选通、保留和体偏置。其中包括了ARM自己的称为“智能能量管理”的自适应电压缩放，并且能够共同仿真一个现有的行业标准的RTL仿真器。

MVSIM提供对于各种低功率设计技巧的验证，包括动态电压和频率缩放以及VDD待机，并理解采用UPF表达的功率设计意图，能够实现RTL层面和门电路层面上的多电压设计方案的验证。这一方案还支持稳压器、电平转换器和电源开关的注重电压的建模方式。

Eclypse低功率解决方案的支撑性理念是此方案的全部组成部分均协同起来达成一个共同的追求目标。除了MVSIM™以外，Eclypse还包括MVRC™（静态功率验证规则检查器）、Design Compiler®、Power Compiler™、IC Compiler™、DFT MAX™、Formality®以及PrimeTime®（Galaxy™设计平台的关键组成部分）。这些组成部分与各种附加工具结合起来，用于实现低功率设计，这些工具包括Innovator™、HSPICE®、HSIM®、NanoSim®、TetraMAX®和PrimeRail™，以及DesignWare® IP，所有工具均由Synopsys Professional Services的专业经验提供支持。

先进低功率设计技术

Eclypse低功率解决方案为设计人员提供了若干个新的先进低功率设计技术。多电压断言的自动化生成和报告能够极大程度地改进易用性，并降低功能验证的风险。进一步增强的时钟选通和低功率时钟树综合让设计人员能够优化自己针对低功率设计方案的时钟结构的优化，还能够同时达到所要求的失真和时序目标。先进的多阈值泄漏电流优化能够将低Vt

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